《FPGA开发工具》专栏目录

1.Vivado开发

1.1使用相关

Vivado工程创建、仿真、下载与固化全流程

Vivado中不打开工程直接下载bit进行调试

Vivado修改工程名称

Vivado工程快速查看软件版本与器件型号

Vivado IP核的快速入门 官方手册和例程

Vivado中对已调用IP核的重命名

Vivado中增加源文件界面中各选项的解释

Vivado IP中Generate Output Products界面的设置说明

Vivado读取ILA数据进行MATLAB分析

Vivado单独综合某一模块查看资源消耗

Vivado仿真显示状态机状态名称

Vivado生成多余的gen文件夹解决办法

Vivado固化Zynq流程

1.2报错相关

Vivado报错Opt 31-67的解决

Vivado报错Synth 8-9917 port ‘xx‘ must not be declared to be an array

2.Vitis

Vitis固化Zynq流程

3.Modelsim

3.1使用相关

【Modelsim】保持波形格式重编译and波形的保存与查看

【Modelsim】数据显示设置

3.2报错相关

Modelsim仿真时报错Error xx.v Module ‘xx‘ is not defined的解决

Modelsim仿真时报错Error (vlog-7) Failed to open design unit file XXXXX in read mode的解决

Vivado关联Modelsim仿真时一直卡在Executing analysis and compilation step…的解决

Vivado关联Modelsim报错environment variable is not writeable

4.Lattice开发

【Lattice FPGA 开发】Diamond的使用

【Lattice FPGA 开发】Modelsim与Diamond联合仿真

【Lattice FPGA 开发】IP核的调用

【Lattice FPGA 开发】Diamond在线调试Reveal逻辑乱跳的解决

5.第三方工具

VS Code编写Verilog的环境搭建常用设置

Vivado与Notepad++关联步骤

【在线仿真】使用HDLBits进行FPGA代码在线综合仿真以及时序图生成

6.ISE开发

ISE中逻辑分析仪ChipScope的使用

# fpga开发
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魔乐社区

魔乐社区（Modelers.cn) 是一个中立、公益的人工智能社区，提供人工智能工具、模型、数据的托管、展示与应用协同服务，为人工智能开发及爱好者搭建开放的学习交流平台。社区通过理事会方式运作，由全产业链共同建设、共同运营、共同享有，推动国产AI生态繁荣发展。

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