1. MCLK（主时钟/系统时钟）

• 定义：MCLK（Master Clock）是音频系统的基准时钟，用于同步主设备（如CPU）与从设备（如CODEC芯片）的时钟频率。
• 功能：
  • 为编解码器（CODEC）提供工作时钟，尤其适用于无内部晶振的ΔΣ架构芯片。
  • 确保数据传输的稳定性和时序一致性。
• 频率计算：通常为采样频率的256倍或384倍。例如，44.1kHz采样率时，MCLK为44.1kHz×256≈11.286MHz。
• 特点：
  • 非必需信号，但能提升系统同步精度。
  • 需与SCLK、LRCK保持严格相位关系。

2. SCLK（位时钟/串行时钟）

• 定义：SCLK（Serial Clock/BCLK）是IIS总线的核心时钟，用于同步每一位音频数据的传输。
• 功能：
  • 决定数据传输速率，频率为2×采样频率×采样位数。
  • 与LRCK配合实现声道切换和数据对齐。
• 频率计算：
  • 例如，16位、48kHz立体声时，SCLK=2×48kHz×16=1.536MHz。
  • 支持半双工或全双工模式，全双工时仅用于发送数据。
• 特点：
  • 与MCLK通过分频器关联，MCLK频率需为SCLK的整数倍。
  • 数据最高位（MSB）在LRCK变化后的第二个SCLK周期传输。

3. LCLK（帧时钟/左右声道选择）

• 定义：LCLK（Left/Right Clock/LRCK）用于切换左右声道数据，频率等于采样频率。
• 功能：
  • 通过高低电平标识当前传输声道（如1为左声道，0为右声道）。
  • 与SCLK配合实现时分复用传输。
• 频率计算：等于采样频率，例如44.1kHz采样率时，LCLK=44.1kHz。
• 特点：
  • 在SCLK下降沿改变电平，确定数据对齐方式（左对齐、右对齐等）。
  • 支持多声道扩展（如5.1声道）。

三者的协同关系

1. 时序顺序：MCLK → SCLK → LCLK，MCLK为最高频时钟，逐级分频生成SCLK和LCLK。
2. 数据传输流程：
   • MCLK同步整个系统；
   • SCLK按位传输数据；
   • LCLK切换声道，每帧（LCLK周期）传输一个完整声道的数据。
3. 典型应用场景：
   • 嵌入式系统：如FPGA通过IIS总线控制WM8960音频芯片，需精确配置MCLK、SCLK和LCLK。
   • 多媒体设备：智能手机、数字功放等通过IIS协议实现低延迟音频处理。

注意事项

• 布线要求：MCLK和SCLK需短距离、低阻抗布线，避免信号反射。
• 兼容性：不同芯片的IIS格式（左对齐、右对齐）需匹配，否则可能导致数据错位。
• 时钟抖动：MCLK和SCLK的抖动需控制在奈奎斯特频率内，以保证音频质量。

通过合理配置这三个时钟信号，IIS总线可实现高效、低失真的数字音频传输，广泛应用于消费电子、通信设备等领域。