FPGA 时序约束：建立/保持时间计算与 STA 工具使用

1. 建立时间与保持时间概念

• 建立时间（Setup Time）：数据在时钟边沿到来前必须保持稳定的最小时间，记为$T_{su}$。
  若数据变化太晚，可能无法被正确采样。
• 保持时间（Hold Time）：数据在时钟边沿到来后必须保持稳定的最小时间，记为$T_h$。
  若数据变化太早，可能被误采样。

2. 时序裕量计算

时序裕量（Slack）表示设计的安全余量，需满足：

• 建立时间约束：
  $$ T_{clk} \geq T_{co} + T_{data} + T_{su} - T_{skew} $$
  裕量公式：
  $$ Slack_{su} = T_{clk} - (T_{co} + T_{data} + T_{su} - T_{skew}) $$

• 保持时间约束：
  $$ T_h \leq T_{co} + T_{data} - T_{skew} $$
  裕量公式：
  $$ Slack_h = (T_{co} + T_{data} - T_{skew}) - T_h $$

  其中：

  • $T_{clk}$：时钟周期
  • $T_{co}$：寄存器时钟到输出延迟
  • $T_{data}$：组合逻辑路径延迟
  • $T_{skew}$：时钟偏移

3. STA 工具使用流程

以 Xilinx Vivado 为例：

1. 定义时钟约束：

   create_clock -period 10 [get_ports clk]  ;# 10ns周期时钟
   

2. 设置输入/输出延迟：

   set_input_delay -max 2 [get_ports data_in] -clock clk
   set_output_delay -max 3 [get_ports data_out] -clock clk
   

3. 生成时序报告：

   report_timing -setup -hold -file timing.rpt
   

4. 分析关键路径：
   • 检查$Slack_{su}$和$Slack_h$是否为正（>0表示满足时序）
   • 优化方法：
     • 降低组合逻辑延迟（流水线、逻辑简化）
     • 调整布局布线（降低布线延迟）

4. 典型问题处理

• 建立时间违例：
  • 症状：$Slack_{su} < 0$
  • 解决：降低$T_{data}$（如拆分组合逻辑）、提高$T_{clk}$
• 保持时间违例：
  • 症状：$Slack_h < 0$
  • 解决：增加缓冲延迟、优化时钟树

关键提示：STA 工具（如 Vivado、Quartus Prime）通过静态分析所有路径的延迟，无需仿真即可验证时序。实际设计中需结合工具报告迭代优化，确保$Slack_{su}>0$且$Slack_h>0$。