俗话说得好，工欲善其事,必先利其器。

我们先把verilog代码环境搭好，不管之后的代码编写、编译还是仿真，都会舒服很多倍！

本人在搭建过程中试了很多错，尝试了很多编辑器和仿真方法，最后选择了vivado15.4+modelsim10.4+notepad++的组合。

首先，先把对应版本的软件安装好，网上安装和破解教程很详细，就不在这说啦，只是要特别注意vivado和modelsim的版本要对应哦~

接下来一共分为三部分：

• 搭建vivado和modelsim联合仿真
• vivado关联notepad++
• notepad++编辑器设置（代码高亮+语言检查）

一、搭建vivado和modelsim联合仿真

modelsim是最常用的FPGA仿真软件之一。但是如果单独用modelsim建工程进行仿真，很多IP核的调用会很复杂，而且非常容易踩坑。因此最好使用vivado和modelsim联合仿真，既能够发挥modelsim强大的仿真功能，又可以充分利用vivado丰富的IP核库。

1. vivado库编译

vivado下Tools->Compile Simulation Libraries

2. vivado相关设置

vivado下Tools->Project Settings->Simulation

vivado下Tools->Options->General

3. 进行仿真

先准备好源文件和testbench文件，如下图。

然后Simulation->Run Simulation

这样就可以自动从vivado跳到modelsim里面去啦，是不是很方便呢~

二、vivado关联notepad++

这个...说实话特别简单，不过设置好的话，确实会给我们带来很大便利。

和vivado自带编辑器相比，notepad++太方便了，代码高亮补全（第三节讲解如何设置）舒服的不要不要的！

步骤很简单，vivado下Tools->Options->General

这样当你在vivado工程中双击.v文件后，会自动跳到notepad++里进行编辑。

三、notepad++编辑器设置（代码高亮+语法检查）

主要参考：

Notepad++编辑器--Verilog代码片段和语法检查 - 咸鱼FPGA - 博客园​www.cnblogs.com

1. notepad++相关设置

点击视图(V)：勾选“自动换行”。

点击设置(T)：首选项

• 常用： 取消勾选“显示状态栏”。
• 编辑：勾选“启用滚动超过最后一行”。
• 文件关联：customize，框中输入v，点击 -> ，这样就将 .v 文件关联起来了。
• 高亮：勾选“区分大小写”。
• 自动完成：勾选（ 、 [ 、 " ，不勾选 '。

点击设置(L)：语言格式设置

• 语言格式设置：选择主题 Obsidan。
• 字体样式：选择 Consolas，勾选“使用全局字体”。

2. Verilog语法检查

安装插件：NppExec

按 F6，输入：cmd /k cd "$(CURRENT_DIRECTORY)" & vlog.exe "$(FULL_CURRENT_PATH)" & ECHO. & EXIT （直接复制，注意不要删掉空格，还不成功则中间vlog.exe前加上vlog.exe的路径）。然后保存，命名为：Run Verilog

用 ModelSim新建一个工程，添加文件进行编译。退出 ModelSim，找到刚刚那个工程目录的文件夹：work，将其复制到你的 Notepad++ 的安装目录。

Notepad++打开任意一个 .v 文件，按 F6，点击 OK（也可按 Enter 键），看到界面下方弹出 Console 控制台，显示出了本该在 ModelSim 中的编译结果。

• 建议勾选：插件---NppExec---No internal messages，可以让编译窗口的信息更简洁。
• 建议勾选：插件---NppExec---Save all files on execute，这样按 F6 编译时，插件会先自动保存再编译。如果不勾选则需要先手动保存代码再编译，否则编译的是上次保存状态的结果。
• 建议把 Notepad++ 安装在非C盘。如果 Notepad++ 安装在 C 盘，那么 C 盘的 .v 文件编译会报错，而非安装盘的 .v 文件则没有问题。

现在就大功告成了。最后代码就是这样的，看着很舒服有没有！（虽然我现在还没读懂~）