1. 前言

Verilog作为硬件描述语言，不能像软件编程语言那样直接“运行”，而是需要通过专门的FPGA开发工具链进行编译和仿真。

其正确运行方式应在终端中输入 vlog *.v去编译该工作目录下的全部.v文件.(也可以输入vlog xxx.v文件单独编译对应的.v文件).

我在使用vlog xxx.v去编译时，遇到报错如下：

`Error:` (vlog-66) Execution of `vlib.exe` failed. Please check the error log for more details.

这通常是因为ModelSim/Questasim的工作库（work库）尚未创建或路径设置不正确。在使用vlog命令编译前，必须先使用vlib命令建立work库。

2. 配置正确编译环境

2.1 确保ModelSim/Icarus Verilog已正确安装

首先，你需要一个Verilog编译器/仿真器。请确认：
ModelSim (Intel FPGA Edition)​ 或 Icarus Verilog (iverilog)​ 已成功安装并添加到系统
的环境变量PATH中。

• 可以在系统的命令行（如CMD或PowerShell）中直接输入 vlog(ModelSim) 或 iverilog(Icarus) 来验证。如果命令不识别，说明环境变量未配置好。

2.2 在VSCode中安装相关插件

• Verilog-HDL/SystemVerilog/Bluespec SystemVerilog：一款功能全面的插件。
• TerosHDL：一个更先进的FPGA开发环境插件，提供项目管理、代码模板、集成仿真等功能。

2.3 解决vlib.exe执行失败的问题

在VSCode的终端或系统CMD中，切换到你的Verilog项目目录，依次执行以下命令：

# 创建work库
vlib work     

# 编译你的Verilog文件
vlog xxx.v  

如果编译成功，就可以输入 vsim *.v去仿真该工作目录下的全部.v文件.(也可以输入vsim xxx.v文件单独仿真对应的.v仿真文件).