【JEDEC Publication No. 156A】Chip-Package InteractionUnderstanding, Identification（芯片 - 封装交互 CPI 指南）
目录
引言
当前的固态元件级测试结构或流程，无法始终确保在标准器件级认证中发现与芯片 - 封装交互作用（Chip-Package Interaction，简称 CPI）相关的问题。随着元件结构集成超低介电常数（Ultra Low-k，简称 ULK）芯片级介电层以提升性能，器件与封装之间的交互作用会随之增强 —— 尽管在早期技术中也存在此类交互。本文档探讨了用于评估芯片 - 封装交互作用对产品可靠性影响的识别与评估方法。
芯片 - 封装交互作用：理解、识别与评估指南
1 范围
用于新型及改进型技术 / 工艺 / 产品家族的认证，也适用于单个固态表面贴装产品的认证。根据器件技术的不同，CPI 测试结构可能并非器件认证的必备条件；然而，若将某一器件技术应用于特定封装方案时，其 CPI 影响尚不明确，则该元件可能存在标准元件级测试结构无法发现的可靠性隐患。因此，建议采用 CPI 测试结构，并开展相关测试与失效分析，以确定封装是否会对元件产生不利影响。所采用的芯片尺寸与封装应能代表产品家族特性，从而便于研究这些产品的失效机制。
注：仅涵盖半导体封装应力与半导体器件之间的交互作用，不涵盖组装后元件与二级组装体（second-level assembly）之间的交互作用。有关组装后元件可靠性的信息，请参见 JEP 150。本出版物也不涵盖封装互连电迁移（electromigration）引发的交互作用，
有关封装互连电迁移的内容，请参见 JEP 154。
有关硅通孔（Through-Silicon Vias，简称 TSVs）对芯片可靠性的影响，请参见 JEP 158。
实践表明，这些可靠性应力测试能够以加速方式诱发元件失效，但不得随意使用。每项认证均需核查以下内容：
a) 是否存在潜在的新型、独特失效机制；
b) 测试 / 条件是否可能诱发无效失效或过应力失效（overstress failures）。
无论属于上述哪种情况，都应适当调整可靠性要求、测试及 / 或条件，以充分涵盖新的失效机制与失效模式。
2 术语与定义
- 元件的组装状态（assembled state (of a component)）：元件已连接至二级组装体的状态。
- 后端工艺（back-end-of-line，BEOL）（形容词）：用于描述半导体制造流程中，形成器件间及芯片外部连接界面的导电线路（用于传输电源与信号）的工艺阶段。
- 后端工艺（back-end-of-line，BEOL）（名词）：半导体制造流程中，形成器件间及芯片外部连接界面的导电线路（用于传输电源与信号）的工艺阶段。
- 键合与组装工艺（bond and assembly processes，B&A）：将芯片（管芯）与其他封装元件连接，以及组装半导体器件封装的相关工艺。
- 芯片 - 封装交互作用（chip-package interaction，CPI）：半导体封装应力与半导体器件之间的交互作用。
注：封装应力由热、机械或化学机制引发。
- 芯片 - 基板互连；一级（L1）互连（chip-to-substrate-interconnect; level 1 (L1) interconnect）：实现芯片与基板连接的结构。
注 1：在本文件中，“芯片 - 基板互连” 简称为 “互连（interconnect）”。此类结构的示例包括但不限于焊球（solder bumps）或铜柱（copper columns）。
- 失效机制（failure mechanism）：导致不符合项的物理、化学、电气或其他过程。
- 失效模式（failure mode (general)）：失效机制在失效元件中呈现的具体形式。
注：失效模式示例包括：外观缺陷、引脚弯曲、外来颗粒 / 物质、掺杂分布 / 晶粒尺寸异常、划痕、电气故障（开路、短路、漏电、压摆率 / 噪声容限不足、卡高 / 卡低等）。
- 远后端工艺（far-back-end-of-line，FBEOL）（形容词）：用于描述半导体制造流程中，形成金属层（包括凸点下金属 UBM 或重分布层）及相关互连结构的工艺阶段 —— 这些结构通过键合线、凸点、焊球、通孔等导体实现芯片与外部的连接。
- 远后端工艺（far-back-end-of-line，FBEOL）（名词）：半导体制造流程中，形成金属层（包括凸点下金属 UBM 或重分布层）及相关互连结构的工艺阶段 —— 这些结构通过键合线、凸点、焊球、通孔等导体实现芯片与外部的连接。
- 元件的独立状态（free-standing state (of a component)）：元件未连接至下一级组装封装的状态。
- 前端工艺（front-end-of-line，FEOL）（形容词）：用于描述半导体制造流程中，形成有源器件（至栅氧化层导体为止）的工艺阶段。
- 前端工艺（front-end-of-line，FEOL）（名词）：半导体制造流程中，形成有源器件（至栅氧化层导体为止）的工艺阶段。
- 封装器件（packaged device）：置于外壳内的半导体器件，外壳可实现电气连接，并为器件提供机械保护与环境保护。
- 二级组装体（second-level assembly）：将元件连接至下一级组装封装的过程 / 结构。
- （半导体器件的）基板（substrate (of a semiconductor device) (general)）：用于制造或附着半导体器件元件的支撑材料。
- 凸点下金属（under-bump metal，UBM）：位于焊球 / 铜柱与管芯之间的金属层。
3 参考文件
- JEP122《硅半导体器件的失效机制与模型》
- JEP131《工艺失效模式与影响分析（FMEA）》
- JEP150《基于应力测试的组装后固态表面贴装元件认证及相关失效机制》
- JEP154《恒流恒温应力下焊球电迁移表征指南》
- JESD22《封装器件可靠性测试方法》
- JESD47《基于应力测试的集成电路认证》
- JESD74《电子元件早期失效率计算流程》
- JESD85《以 FIT 为单位的失效率计算方法》
- JESD91《电子元件失效机制加速模型开发方法》
- JESD94《基于知识的测试方法：专用场景认证》
- JP001《代工厂工艺认证指南》
- JEP158《含硅通孔（TSVs）的 3D 芯片堆叠：可靠性交互作用的识别、评估与理解》
4 理解 CPI
CPI 应力源于芯片附着、封装成型（以形成功能模块）过程中所采用的工艺与材料。热波动（单独作用或与热膨胀系数（CTE）等材料特性不匹配共同作用）是芯片机械应力的主要来源。随着芯片尺寸增大，CTE 不匹配及相关应力会加剧，进而引发 CPI 隐患。切割裂纹、芯片背面缺陷等工艺缺陷可能成为 CPI 失效的起始点；导热胶中的颗粒等材料缺陷可能成为应力集中点，诱发 CPI 失效；合金或金属间化合物形成等材料交互作用可能导致体积变化，加剧应力集中。芯片中的低介电常数（low-k）材料机械强度较低，且易与其他材料形成弱界面；芯片与基板附着过程中冷却速率不当，也可能引发 CPI 失效；此外，焊球凝固（尤其在无铅倒装芯片模块中）若不均匀，同样会加剧 CTE 应力集中。
倒装芯片塑料球栅阵列（FCPBGA）及类似模块的键合与组装工艺包括：焊球附着、晶圆切割、芯片回流焊、底部填充与固化、热增强处理、封装成型、模块测试、老化测试、模块 - 基板附着，以及上述任一工艺的返工。关键材料包括基板、互连结构、底部填充胶、芯片背面热增强材料、散热片（如有）及基板。键合线工艺包括：晶圆切割、芯片附着、键合线连接、模塑料点胶与固化、基板附着及返工。关键材料包括封装壳、键合线、模塑料及基板。
通过以下几个潜在 CPI 失效案例，可明确失效的关键诱因：
-
底部填充胶开裂：在应力测试或实际应用的冷热循环中，底部填充胶可能开裂。芯片与封装的 CTE 不匹配会在热循环的低温阶段将应变集中于芯片角落，引发裂纹并从角落扩展。裂纹扩展过程中，可能导致芯片 - 底部填充胶界面或其他弱界面分离，进而造成互连疲劳或芯片介电层电气失效。
-
散热路径颗粒诱发裂纹：用于芯片顶部与盖子之间高效散热的材料中若存在颗粒，可能诱发裂纹；在冷热循环中，该裂纹会贯穿芯片扩展至有源器件与芯片布线。需注意确保最大颗粒尺寸不超过芯片与盖子的设计间隙。
-
倒装焊球凝固不均：倒装芯片焊球在回流焊后会单独凝固。若冷却过快（例如外部焊球先凝固），CTE 不匹配产生的应变会集中于焊球接触垫，导致介电层开裂；该裂纹不仅会持续扩展，还可能成为湿气与腐蚀性污染物进入芯片的通道。
-
切割 / 刻槽引入缺陷：锯片切割或激光刻槽可能在 BEOL 结构中引入缺陷。在可靠性应力（尤其热循环应力）作用下，这些缺陷会发展为裂纹，并沿 BEOL 结构中的弱界面扩展至防裂环（crackstop）。裂纹在扩展过程中（尤其在芯片角落）积聚能量，可能突破防裂环；一旦裂纹延伸至防裂环内的芯片有源区，将导致芯片失效。此类裂纹还可能引发湿气退化机制（如时间相关介质击穿 TDDB）；若缺乏特殊保护，裂纹还可能深入硅片，导致 FEOL 器件失效 —— 在此情况下，建议同时监控 FEOL。
由于常规测试结构灵敏度不足，即便测试应力远高于引发 CPI 失效的应力水平，上述机制也可能无法在标准器件应力测试中显现。尺寸相关的机械应力，以及远后端工艺、键合与组装工艺引入的缺陷，只能通过以下方式解决：设计具有代表性的测试结构并完成工艺制备，随后开展应力测试及相应的电气、物理与物理化学表征（详见第 5 章）。
硅通孔（TSVs）用于实现 3D 芯片堆叠，含 TSV 的芯片会对 BEOL 与 FEOL 结构产生多种可靠性影响。
5 CPI 失效隐患及相关硬件设计考量
5.1 需通过测试载体评估的主要 CPI 可靠性失效类型
CPI 失效机制主要由热应力与机械应力引发，通常影响芯片或芯片 - 封装互连结构，一般不影响封装层压板或基板本身。需注意，物理化学交互作用也可能对 CPI 失效机制产生影响。为便于讨论，互连结构本身（如焊球）被视为芯片结构的一部分。
CPI 测试载体的设计必须考虑芯片级 / 互连结构类型、尺寸与物理布局的最坏情况特性，以确保可靠性测试能充分对目标技术施加应力。因此，后端工艺（BEOL）、晶圆后道处理（wafer finishing）及键合与组装（B&A）的流程，必须涵盖量产产品在制造过程中可能经历的典型条件。
从 90nm 技术节点开始，芯片 BEOL 布线层普遍采用先进低介电常数（low-k）材料 —— 其机械强度本质上低于纯二氧化硅。但需注意，CPI 隐患并非仅限于这些技术节点。
对于采用焊球结构的倒装芯片塑料球栅阵列（FPBGA）或倒装芯片尺寸封装（FCSP）（此类封装采用有机层压板基板），芯片与封装的 CTE 不匹配会在热循环中产生潜在破坏性应力。无铅互连材料的引入提高了芯片 - 互连 - 基板连接的整体刚性，且芯片 - 封装连接温度相应升高，因此相比有铅焊球，无铅焊球会将更高的应力传递至芯片。若采用 CTE 与芯片接近的陶瓷基板，芯片损坏风险会降低。
采用低 k BEOL 芯片的键合线 - 封装结构也需评估 CPI 可靠性，但热应力引发的 CPI 失效风险低于焊球封装 —— 主要原因在于键合线本身具有固有柔性，且键合线芯片的管芯尺寸通常较小，即便在芯片角落，中性点距离（DNP）也相对较低。键合线芯片的 CPI 失效可能与 BEOL 层叠结构相关，尤其当底层低 k / 超低 k（ULK）先进介电层的薄层氧化物或氟硅玻璃（FSG）覆盖不足时，失效风险更高。
例如，典型的芯片 - 封装最坏情况通常包括：大尺寸管芯（采用低 k BEOL 布线与钝化层）、通过无铅细间距焊球连接至与管芯 CTE 不匹配的封装（如有机层压板或高 CTE 陶瓷基板）。针对最坏情况结构完成 CPI 可靠性测试后，低风险方案的 CPI 测试覆盖需求可能已满足，但仍需结合具体案例进行验证。
对于 BEOL、FBEOL、晶圆背面研磨与抛光、晶圆切割或 B&A 领域采用新工艺 / 新材料的新型芯片 - 封装结构，必须设计 CPI 测试载体以评估其 CPI 完整性。以下介绍主要的 CPI 可靠性失效机制类型，随后阐述测试载体设计考量。
5.1.1 芯片侧 BEOL 与芯片边缘完整性失效
芯片 - 封装的热处理可能导致 BEOL 布线结构断裂，具体表现为界面分层（粘性失效）或薄膜物理开裂（内聚失效）。可能导致失效的具体机制包括但不限于：
- 介电薄膜附着力减弱或丧失；
- 介电层机械强度下降；
- 互连结构（如焊球）下方介电层破裂；
- 切割缺陷引发的裂纹扩展（芯片边缘密封与防裂环完整性问题）；
- 高 DNP 区域开裂；
- 应力迁移；
- 倒装芯片中焊球未润湿；
- 键合线应用中金属剥离；
- 键合线位移；
- 钝化层开裂。
5.1.2 芯片 - 封装互连完整性失效
封装器件中可能出现凸点下金属（UBM）与互连结构本身的失效，具体机制包括但不限于：
- 热循环中的互连疲劳；
- 互连工艺缺陷（如 UBM 过度刻蚀）；
- 电镀或 UBM 制造过程中的工艺残留；
- 互连不平整导致的接触不良（尤其在高 DNP 区域）；
- 芯片与基板附着过程中冷却过快，导致焊球开裂或 UBM 剥离。
5.2 测试载体设计考量
若条件允许，建议采用测试载体 —— 因为实际产品的电气测试灵敏度可能不足以有效隔离或检测 CPI 隐患 / 失效。同时，也建议在实际产品上验证测试结果。若设计合理，测试载体的失效分析会更简便。
5.2.1 CPI 芯片、基板与互连结构
CPI 测试芯片与基板的设计需谨慎，需充分体现 BEOL 芯片侧布线、芯片 - 封装互连结构及层压板结构在结构与工艺集成方面的最坏情况特性。这些结构应纳入最终的可靠性应力测试中。
5.2.1.1 CPI 管芯
为实现具有产品家族代表性的可靠性覆盖，芯片尺寸应尽可能大，最好达到最坏情况设计。CPI 测试芯片可主要由 BEOL 层构成，建议集成静电放电（ESD）保护结构，以简化元件处理并排除非 CPI 测试失效模式。若未集成 ESD 结构，则在处理、应力施加与测试过程中需格外小心 ——ESD 保护结构可最大限度保护成品模块免受静电电荷影响（静电可能独立于 CPI 可靠性机制引发电气失效）。
BEOL 薄膜堆叠无需包含目标技术中的所有离散构建层，但需确保覆盖所有可能的 BEOL 界面，并体现先进低 k 介电层的最坏情况结构。由于最坏情况结构受多个变量影响，其确定难度较大。晶圆级布线结构（BEOL 工艺）与单个成品管芯（晶圆后道处理工艺）的具体材料与工艺，均需纳入模拟制备流程，包括但不限于防裂环或密封环等特殊特征（若目标产品或技术中包含此类特征）。
CPI 测试芯片在晶圆上的切割道宽度无需与产品芯片完全一致，但切割边缘到防裂环的距离需与产品芯片相同；切割道填充区域与芯片有源区的设计需与产品芯片一致。
5.2.1.2 CPI 基板
封装器件基板的尺寸需与测试载体芯片匹配，并能代表目标产品或技术。CPI 基板的应力分布设计需符合目标技术可靠性覆盖的最坏情况，需重点考虑层压板芯厚度、布线层数、层压板材料、管芯 - 基板互连结构、铜填充量及层压板整体尺寸。
5.2.1.3 管芯 - 基板互连结构
CPI 可靠性测试的互连结构需选择能代表目标认证技术的类型，且需体现芯片与封装基板之间应力传递的最坏情况 —— 这一点尤其适用于焊料合金材料、焊球间距、焊球工艺与底部填充胶。焊球布局应均匀，必要时需包含非活性焊球，以模拟产品的实际阵列结构。
其他类型的互连结构包括但不限于管芯附着与下行键合（down bonds）。可通过建模分析进一步理解产品互连结构特性。UBM、互连焊球结构及器件其他相关部分的具体材料与工艺，均需纳入模拟制备流程。
5.2.1.4 热解决方案
测试载体的热解决方案需与芯片尺寸匹配，并能代表目标产品或技术。封装热解决方案的设计需符合目标技术可靠性覆盖的最坏情况，需重点考虑盖子材料、盖子结构 / 尺寸及盖子 - 基板附着材料。
5.3 CPI 芯片级测试结构
CPI 测试结构需在芯片上多位置布置，尤其需重点覆盖高 DNP 区域（如芯片角落或靠近防裂环 / 密封环的区域），以确保可靠性应力能充分覆盖最坏情况应力效应。表 1 列出了潜在失效模式，以及可用于检测特定应用中失效模式的基本 CPI 结构类型与应力测试示例。根据经验与产品设计，也可采用其他结构。测试管芯上使用的测试结构数量可能受测试能力与基板布线限制的影响。
5.3.1 CPI 测试结构类型示例
5.3.1.1 角落传感器（管芯内）
短长度的导通或链式结构，包含 BEOL 堆叠中所有层级的 “通孔 - 金属” 连接，两端通过一级互连（焊球、键合线、铜柱等）引出。各金属层的结构通常采用最小线宽与间距（节距）设计规则。
5.3.1.2 周边线路（管芯内）
单条线路或平行线路对需尽可能靠近芯片周边布置，并在各金属层围绕芯片整个外围延伸；线路两端通过单个互连引出（若为双线结构，则通过一对互连引出）。双线结构可同时检测开路与短路。若条件允许，建议在每个 BEOL 金属层均布置一套周边线路结构；若采用周边线路，建议设置中间测试点以辅助定位失效位置。
5.3.1.3 周边缝合结构（管芯内）
BEOL 通孔堆叠沿芯片周边及相邻的传统周边线路布置，通孔堆叠通过其上下端 BEOL 金属层的短金属线串联连接。该结构对芯片角落与周边 BEOL 的分层及通孔断裂具有高灵敏度，建议在设计中覆盖所有 BEOL 金属层与通孔层级，并设置中间测试点或抽头测试点以辅助定位失效位置。
5.3.1.4 凸点下传感器（管芯内）
BEOL 通孔堆叠布置在焊球阵列下方，每个焊球下方至少有一个通孔堆叠；所有通孔堆叠串联连接，用于电阻测量。该结构可检测凸点下裂纹，由于芯片角落与边缘的焊球对下方 BEOL 结构的应力通常更大，因此这些位置是凸点下传感器的重点设计区域。
5.3.1.5 互连缝合链（管芯 - 基板）
“菊花链” 式垂直布线的重复 “互连 - 通孔” 结构，通过一个或多个 BEOL 布线层的金属线连接。需在芯片上多个中性点距离（DNP）位置（包括芯片中心与边缘）布置多个独立布线的测试链结构。
5.3.1.6 BEOL 蛇形线（管芯内）
包含 BEOL 层级金属布线，集成交错的梳状结构与蛇形线结构，采用最小设计规则节距。可在芯片多个位置布置多个独立布线的结构，用于测量蛇形线的电阻及蛇形线与梳状结构之间的漏电。
若在每个金属层均设计蛇形线，可实现层间蛇形线漏电测量；建议交替设置相邻层级蛇形线的走向，以扩大层间漏电的风险覆盖范围。
5.3.1.7 BEOL 通孔链（管芯内）
垂直布线的重复通孔链，连接两个或多个 BEOL 布线层，采用与目标产品一致的紧密线宽与间距。需在芯片上多个 DNP 位置（包括芯片中心与边缘）布置多个独立布线的结构。
CPI 测试结构的核心设计目标是检测 BEOL 开裂，因此测试芯片的关键布局参数与互连密度需与典型产品芯片一致。建议在设计中尽可能采用四点探针结构。
6 CPI 测试要求
6.1 CPI 测试方案
表 1 列出了多种 CPI 结构类型、其设计目标检测的失效模式、应采用的可靠性应力及推荐检测方法。根据特定技术的测试需求，也可采用其他结构。
表 1 通用 CPI 结构类型及相关失效模式
| CPI 结构类型 | CPI 失效模式 | 可靠性应力 | 检测方法 |
|---|---|---|---|
| 1. 角落传感器 | 互连电阻增大 / 开路、芯片角落裂纹、角落分层、切割相关缺陷 | 热循环 | 电气测试（开路检测）、声学显微镜、光学检测 |
| 2. 周边线路 | 切割相关缺陷、边缘 / 角落缺陷、周边线路偏移 | 热循环、THB、uHAST、HTS | 电气测试（开路检测）、声学显微镜、光学检测 |
| 3. 周边缝合结构 | 芯片角落 / 边缘裂纹、角落 / 边缘分层、切割相关缺陷 | 热循环、THB、uHAST、HTS | 电气测试（开路检测）、声学显微镜、光学检测 |
| 4. 凸点下传感器 | 凸点下裂纹 | 热循环 | 电气测试（开路检测）、声学显微镜、光学检测 |
| 5. 互连缝合链 | BEOL 互连下开裂、互连电阻增大 / 开路、互连 / 最终通孔缺陷、BLM 过度刻蚀、芯片角落裂纹、互连 - 基板接触不良 | 热循环、HTS | 电气测试（开路检测）、声学显微镜 |
| 6. BEOL 蛇形线 | 腐蚀 / 金属挤出 | THB/HAST、HTS | 电气测试（短路 / 开路检测） |
| 7. BEOL 通孔链 | BEOL 裂纹、BEOL 分层、BEOL 链短路 | 热循环 | 电气测试（开路 / 短路检测）、声学显微镜 |
注：若已知目标失效模式并非由粘塑性或粘弹性行为引发，可考虑采用热冲击替代热循环，以缩短测试时间。
THB = 温度 - 湿度 - 偏压测试；
uHAST = 超加速应力测试；
HTSl = 高温存储测试；
BLM = 阻挡金属层）
6.2 测试样品
测试样品需按照 JESD22-A113 标准进行预处理，回流焊条件需反映实际应用中的焊料工艺，且需采用应用场景中最大尺寸的封装。
6.2.1 批次要求
为评估制造变异性及其对可靠性的影响，元件测试样品应包含多个晶圆批次、凸点制造批次、基板批次及组装批次，以覆盖元件认证家族的变异性。有关应力测试的推荐批次数量，可参考 JESD47 等具体认证测试方法；在提供合理依据的前提下，也可采用其他适用方式。
6.2.2 测试硬件
建议测试硬件包含第 5 章所述的推荐结构；若无法实现，采用功能性元件也可接受（可反映实际产品性能）。但需注意，若功能性元件选择不当，其参数灵敏度不足可能掩盖测试失效 —— 因此，测试载体是检测 CPI 可靠性隐患的首选方案。
通常，用于可靠性研究的器件选择需符合以下标准：
1）与预期应用的相关性；
2）分析便利性；
3）与计划应力条件下待研究的主要失效机制匹配。
7 应力测试
7.1 流程
测试硬件组装与准备完成后，需按照相应流程开展应力测试。测试性能可通过离散间隔测量或原位连续监测进行跟踪，具体测量方案需根据产品要求与测试设备可用性确定。需遵循适当的测试设备设置规范，确保测试间隔、设备精度与设置符合行业标准。
若不采用原位连续监测，需采用能分辨各测试图案中低电阻变化的测试方法（如四点探针法）。在原位间隔测试中，电阻变化判据对及时发现失效至关重要。
失效判据、测试方案与测试时长需根据具体失效模式与应用要求确定：漏电测试的失效判据可设为漏电流大于 1μA；电阻测试的失效判据可基于实际产品电阻灵敏度设定绝对值，或设定代表测试失效的电阻变化率（通常为 20%）。无论采用哪种判据，电气测试均需记录电阻变化值 —— 若测试方法无法分辨该电阻变化水平，可能导致失效无法及时检测，进而影响失效模型或统计结果的准确性。
若采用台架离散测量法，需根据目标失效机制确定测试间隔读数计划；若需关注早期失效或测试设置问题，可在可靠性测试序列的前期增加读数频率。
8 失效分析
失效分析用于验证失效位置与失效机制（失效机制及诱因列表参见附录 A）。失效分析的核心是确认失效位置，且需判断该失效类型是否与实际应用条件相关。因此，需隔离失效并确认其源自元件本身，而非测试系统（包括测试设备、线缆或元件所附着的印制线路板 PWB）。
失效分析过程中需避免破坏失效状态，尤其当元件需从 PWB 上移除时，需格外小心。也可采用非破坏性失效分析工具，包括声学显微镜（AM）、X 射线、时域反射仪（TDR）、侧视光学显微镜、红外（IR）显微镜；常用的破坏性失效分析方法包括但不限于：截面分析、染色渗透、聚焦离子束（FIB）、扫描电子显微镜（SEM）与 X 射线能谱分析（EDX）。
9 FEOL 影响
封装与晶圆后道处理（包括减薄）产生的机械应力可能影响载流子迁移率与晶体管性能，进而可能改变芯片在负载下的功能 —— 该影响需在产品设计验证中重点考虑。对于平面（2D / 非 3D）芯片，现有研究表明此类机械应力不会影响 BEOL 老化现象（如偏压温度不稳定性 BTI 或热载流子注入 HCI）。
若吸杂（gettering）不足，金属污染物（尤其铜）可能通过芯片背面扩散，影响器件特性或聚集形成漏电通道。当晶圆 / 芯片减薄、下游工艺存在污染物且背面吸杂性能未优化时，该风险最高；通过设置足够的扩散阻挡层，可规避此风险。有关含硅通孔（TSVs）的 3D 芯片堆叠对 FEOL 的影响，参见 JEP158。
A 失效机制及诱因示例
| 失效机制 | 诱因 |
|---|---|
| 介电薄膜附着力减弱或丧失 | 介电钝化膜的特性，低 k 介电膜尤为明显 |
| 介电层机械强度下降 | 介电钝化膜的特性，低 k 介电膜尤为明显 |
| 互连结构下方介电层破裂 | 尤其存在焊球结构时，在倒装芯片连接或热循环测试等周期性热波动过程中易发生 |
| 切割工艺引发的裂纹扩展 | 常见于芯片边缘密封区与防裂环区域，裂纹在晶圆切割过程中产生并扩展 |
| 高中性点距离（DNP）区域开裂 | 由热应力引发，大尺寸管芯的芯片角落处尤为显著 |
| 应力迁移 | 残余应力或环境应力导致金属结构内的空位扩散至某一集中点，可能引发电气开路，在温度循环或高温存储（HTS）测试中可能出现 |
| 倒装芯片中焊球未润湿 | 封装或焊球表面氧化、污染，助焊剂性能不佳，基板翘曲，或焊球平整度不良 |
| 键合线应用中金属剥离 | 键合线成分、焊盘下布线密度及硬质介电层厚度可能导致工艺窗口变窄 |
| 键合线位移 | 高 DNP 区域的热应力影响 |
| 钝化层开裂 | 冷却不均匀，导致热膨胀系数（CTE）应变集中 |
B 报告信息示例
材料与几何参数：
器件：
- 硅金属化层：所有金属层的材料、厚度及尺寸
- 器件总厚度
- 每一层凸点下金属（UBM）：材料、厚度及沉积工艺
- UBM 尺寸
- 钝化层或再钝化层开口尺寸（UBM 与硅金属化层接触处）
- 钝化层 / 再钝化层材料及厚度
- 焊球成分
- 焊球沉积方法
- 焊球高度（未回流及与基板连接后）
- 焊球节距
- 背面表面处理（镜面、哑光、粗糙度）
基板：
- 基板金属化层各层：材料、厚度及沉积工艺
- 基板预焊料成分、厚度及沉积方法（如适用）
- 基板阻焊层开口（如适用）
- 阻焊膜
- 基板金属焊盘尺寸
- 基板材料
- 基板内部金属化层成分
- 基板厚度
- 基板平整度
封装：
- 底部填充胶材料（如适用）
- 管芯附着胶（如适用）
- 模塑料 / 顶部包封胶
- 盖子 / 散热片（如适用）：
- 质量 / 重量
- 材料
- 尺寸（x、y、z 方向）
- 热界面材料
- 附着工艺
一级组装工艺：
- 助焊剂
- 焊料
- 清洗液
- 管芯与球栅阵列（BGA）连接至基板的回流曲线
- 固化曲线
二级组装详情（如适用）：
- （回流 / 固化）曲线
- 焊料
- 助焊剂
- 清洗工艺
- 印制线路板（PWB）详情：如厚度、层数及铜含量
测试：
- 测试中封装菊花链连接方式示意图
- 器件 / 封装温度测量方法
- 测试参数（电流、电压、限值等）
- 受测测试结构
- 失效判据
测试腔 / 测试流程：
- 腔内温度分布差异
- 温度曲线
- 腔启动流程
- 应力条件下器件初始电阻（平均值与偏差范围）
- 器件电流
- 腔内温度 / 湿度
- 腔内装载情况
- 焦耳热导致的器件温升
- 器件温度
- 预处理详情
- 样本量
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