Setup time和Hold time对芯片主频的影响

Setup time和Hold time对芯片主频的影响

有同学问到这个问题，列出自己的一些看法。

Setup time和Holdup time

这边对于建立时间和保持时间的概念不再赘述，后续会出一期专文，介绍setup time和hold time，以及他们的violation如何处理。

"setup time”:建立时间，通过对电路的时序分析可以简单得到建立时间和时钟周期关系为Tcq+Tdelay+Tsetup<T，其中Tcq指寄存器数据从d端传到q端的时间，Tdelay指寄存器间组合逻辑的时间，T指时钟周期，T=1/f，f为芯片工作频率。
“hold time”：保持时间，同样的保持时间与电路周期要求满足Tcq+Tdelay>Thold

结合以上内容我们不难看出，建立时间和保持时间要求组合逻辑部分的电路延时不能太大也不能太小，这也是IC后端工程师常需要解决的timing closure问题。扯远了，我们继续分析，根据建立时间时序满足公式，为使时钟周期T足够小，要求电路路径最大延时足够的小，也就是后端概念中的关键路径的延时足够小，从这里我们可以看出建立时间对芯片频率影响更大。hold对于组合逻辑而言要求延时路径最小的延时不能太小，可以说对于芯片的主频影响略小。

PS：在后端里，通常是给定芯片的目标主频，后端工程师尽力往这一方向靠拢，常说的slack概念指的便是逻辑部分的目标值和实际值的差值，slack越大越好，为负值代表timing violation，需要fix。