AXI（Advanced eXtensible Interface）是 ARM 公司提出的一种总线协议， Xilinx 从 6 系列的 FPGA 开始对 AXI 总线提供支持，此时 AXI 已经发展到了 AXI4 这个版本。

标准型AXI4总线类型，是一种面向地址映射的接口，支持突发传输数据，最大允许256个时钟周期的数据突发长度。该接口主要面向高性能地址映射通信的需求。

AXI总线共分为5个通道，分别为读地址通道、读数据通道、写地址通道、写数据通道和写应答通道。
（1）读地址通道（AR channel）：包含ARVALID，ARADDR，ARREADY信号；
（2）读数据通道（R channel）：包含RVALID， RDATA，RREADY，RRESP信号；
（3）写地址通道（AW channel）：包含AWVALID，AWADDR，AWREADY信号；
（4）写数据通道（W channel）：包含WVALID，WDATA，WSTRB， WREADY信号；
（5）写应答通道（B channel）：包含BVALID，BRESP，BREADY信号；

zynq的ps上共留了9个AXI接口，其中两个GP AXI master、两个GP AXI slave、四个HP AXI slave、以及一个ACP AXI slave。

在 vivado 的界面中 HP 的配置如下图(HP0~HP3)，这里面有使能控制，数据位宽选择，

可选择 32 或 64bit 的位宽

HP端口都是 AXI3 标准的， 我们常用的是 AXI4 协议，这里添加 1 个 AXI Interconnect IP，用于协议转换（AXI3<->AXI4）。HP最高工作时钟250MHZ，此时带宽最大250MHZ*64bit=16G

AXI 协议的具体内容可参考 Xilinx UG761 AXI Reference Guide。