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fpga开发

基于Vivado和Ego1的密码锁设计

本文介绍了一种基于FPGA的密码锁系统设计。系统在Ego1硬件平台上实现，使用Verilog HDL编程，通过Vivado软件进行开发。设计包含密码验证、修改密码、超时锁定等功能模块，采用数码管显示状态和LED灯倒计时提示。系统通过五个按键进行交互，支持两种工作模式：密码验证模式和密码修改模式。当输入超时（约4秒）时，系统会自动锁定。测试结果表明，该系统能正确完成密码验证、修改密码和超时锁定等设计

 biyezuopinvip
2022-09-25 16:22:22

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#fpga开发
图像处理-连通域算法FPGA实现

CCL连通域算法的实现，效率达到同类最优

 我的代码１９９６
2024-03-10 14:51:20

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#fpga开发 #图像处理 #算法 +1
基于fpga的数字图像处理（一）——腐蚀、膨胀

可以看到结构单元的上和左两个单元格超出二值化图像范围，在腐蚀操作中黑色原点所在的单元格将被腐蚀掉。在膨胀操作中，我们依旧去遍历结构单元，下图为遍历的第一个位置。可以看到结构单元的下方块处于二值化图像范围，在膨胀操作中黑色原点所在的单元格只要有一个位于二值化图像中就进行保留。总结：当在遍历过程中，结构单元完全处在二值化图像包含中时，则留下此原点位置的像素点，如下图所示。首先，我们定义有颜色为1，没颜

 m0_58127605
2024-04-26 09:51:50

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#fpga开发 #图像处理
ADRV9009 跳频时间测试

测试方式为，将信号源设置为任意频率，通过软件设置跳频频率到对应的频率点，触发方式通过9009 gpio模式，及时起点为GPIO的上升沿，同时将GPIO的上升沿作为触发条件。通过IAL观测信号稳定时间，经测试大概时间在60us,和ADI公布时间差不多。需要说明的是，这里的60us只是单纯的切换时间，未算api加载跳频频率的时间。

知芯电子科技
2024-11-03 09:49:23

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#fpga开发
FPGA的基本架构、IO命名方式和作用

今天想和大家一起聊聊FPGA的 IO。先说说我当年入门的经历吧。国内的大学有 FPGA 开发条件的实验室并不太多，当年大学的那帮同学有的做ARM，有的做linux，很少有人做 FPGA，当时学 FPGA 仅仅是由于非常渴望的好奇心。所以，在淘宝买了一块开发板，就开始了自己的 FPGA 之路。大部分开发板的内容主要是教学员怎么样写Verilog代码，很少会对 FPGA 的芯片架构做详细的说明和解读，

stone_zzuli
2022-02-04 11:30:13

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#fpga开发
【实战笔记】FPGA 大神 Adam Taylor 使用 ALINX VD100（AMD Versal系列）开发平台实现图像处理

不过，其实只要手动配置一下，Advanced IO Wizard 也是可以支持直接 7 位打包发送的，只是这次参考了 AMD 的官方应用笔记（参考代码叫 tx_piso_7to1），所以先用了 Gearbox 的方式。在 VESA 标准下使用 RG888 格式时，屏幕的每一帧图像数据和控制信号（如同步信号 hsync、vsync）会被打包进 4 条数据通道里，同时还有第 5 条通道专门传时钟（Cl

ALINX技术博客
2025-04-29 17:59:55

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#fpga开发
基于ZCU104的PS和PL数据交互例程（三）：vivado中创建IP

以创建带有AXI-LITE接口的IP为例子。

SHSHSHSH1
2023-10-23 21:34:46

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#fpga开发 #linux
FPGA中Block RAM和分布式RAM的区别？分别适用的场景是什么？

Block ram由一定数量固定大小的存储块构成的，使用BLOCK RAM资源不占用额外的逻辑资源，并且速度快。如Xilinx公司的结构中每个BRAM有36Kbit的容量，既可以作为一个36Kbit的存储器使用，也可以拆分为两个独立的18Kbit存储器使用。**分布式RAM的特点是可以实现BRAM不能实现的异步访问。FPGA内部众多的BRAM和分布式RAM可以并行访问，存储器访问的总带宽很大，在使

 杨巨龙
2024-12-30 09:47:17

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#fpga开发
项目后期踩到这些坑，原来可以这么简单处理（数字后端实现救火篇）

项目后期踩到这些坑，原来可以这么简单处理！（数字后端实现救火篇）最近一直在帮同事解决各种问题。由于临近项目后期，所以很多问题的解决方法并不能只是告诉他们调整 flow，重新跑 flow。有几个问题也是比较常见的问题，大家或多或少可能都遇到过。今天小编挑选几个主题，做一个简单的分享，也算做个简要的归纳，希望对大家能够有所启发。Power off 模块输出端未设置 dont_touch大家都知道，对于

 IC拓荒者
2021-05-08 15:36:49

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#单片机 #fpga开发 #嵌入式硬件
怎么配置FlyMcu(stm32串口下载软件)有图超详细

总共4步，超简单1.搜索开发板连接在电脑上的串口2.选中下载程序3. 点击STMISP界面，在（1）校验（2）编程后执行这两个选项前面打钩4.最下面选择DTR低电平复位，RST高电平进BootLoader(从上往下数第四个选项)其他选项默认，点击开始编程即可。如有错误，欢迎私信！希望对正在努力的你有所帮助！...

小码1111
2022-02-11 18:53:39

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#stm32 #单片机 #fpga开发
Virtex7 Microblaze下DDR3测试

很容易理解，如果选择了通过外部管脚输入时钟，那这里就是让选择具体的管脚。13. ①选择输入时钟的方式，这里的输入时钟就是我们上一个页面中的设置的200MHz的输入时钟，如果选择差分或单端，则输入通过FPGA的管脚输入200MHz时钟到MIG的IP Core；这篇文章我们讲一下Virtex7上DDR3的测试例程，Vivado也提供了一个DDR的example，但却是纯Verilog代码，比较复杂，这

 jk_101
2022-12-18 13:18:32

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#fpga开发
ZYNQ 中PS与PL交互的硬件接口

zynq ultrascale+ mpsoc IP框图如下：在 ZYNQ 芯片内部用硬件实现了 AXI 总线协议，包括 12 个物理接口，S_AXI和M_AXI代表的master和slave不同。S_AXI_HP{0:3}_FPD -------> (PL为master,PS为slave)，S_AXI_LPD -------> (PL为master,PS为slave)，S_AXI_ACE_FPD

OLIANAz
2023-03-30 15:31:20

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#fpga开发
基于FPGA 的TDC设计更好的选择——易灵思Quantum架构FPGA

本文介绍了一家新的国产FPGA独特的架构，分析了在这种架构上构建TDC相对于传统FPGA的优势。

zagema
2022-06-02 12:25:27

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#fpga开发
ARM加FPGA架构运动控制卡运动控制器架构源码原理图，资料包含此运动控制卡原理图，PCB图

ARM单片机是基于Cortex-M3内核的LM3S6911，插补核心算法均在该ARM内完成，一方面通过以太网与上位机界面交换加工数据，另一方面与FPGA（ALTERA的EP1C3）交换加工脉冲计数与IO开关量等相关参数。插补带有连续插补功能，即在插补过程中输入下一点的插补数据，以保证脉冲的连续，使插补达到更快更好的性能。注意实物图是旧版的，出的图纸是新版本的，元器件布局合理些，跟实物图稍有不同。支

 2201_75970810
2022-12-21 10:20:59

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#fpga开发
沁恒触摸蓝牙模块方案测试体验（CH582）

沁恒触摸蓝牙方案体验。

BLE_Baby
2022-10-25 14:53:11

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#c语言 #单片机 #嵌入式硬件 +2
通过RISC-V发挥FPGA的架构灵活性并简化设计流程

微处理器传统上一直主导着计算领域，在需求更多算力的推动下，硅基器件在密度方面不断得到提升。按照摩尔定律，每隔两年，晶体管密度就会翻番，这无疑是技术创新的金矿。在这场“淘金热”中，考虑到定制硅涉及的专业知识和费用，几家大型半导体公司已在市场上斩获了稳固地位。现在，随着对计算密集型器件需求的不断增长，ASIC、FPGA 和嵌入式处理器等都被要求执行更复杂的任务。而进入的壁垒一直高得令人望而兴叹。在整个


2022-04-27 16:38:39

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#fpga开发 #risc-v
数字IC后端需要学习什么？需要具备哪些技能？

数字后端处于数字IC设计流程的后端，属于数字IC设计类岗位的一种。在IC设计中，后端设计的人数占比算是比较多的，并且随着芯片行业的不断发展，后端工程师的人才需求未来会越来越多。

IC修真院
2022-10-12 14:32:11

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#学习 #fpga开发
设计一款芯片-FPGA图像处理

构建一个基于 7nm 技术的图像处理芯片，用于实时图像处理（包括降噪、去雾、边缘优化等功能），涉及到从无晶圆厂（fabless）设计到芯片生产的完整流程。这个过程包括多个关键步骤，每一步都对最终产品的性能和可靠性至关重要。将逻辑设计转换为物理芯片布局并进行布局与布线的过程，通常称为物理设计（Physical Design）。这是集成电路设计流程中的一个关键阶段，涉及将逻辑电路（由硬件描述语言描述）

远方雪-
2024-09-11 09:36:56

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#fpga开发 #图像处理 #人工智能
tango countrol安装

链接: https://pan.baidu.com/s/1mkK8Hf_oIBlXNvxGK3UWVQ?第二mysql下载服务器模式，否则也容易报错mysql安装的一些关键截图，附在下面。其他都是next倒是影响不大。第一mysql版本和tanggo版本尽量低一点，如果发现无法建立数据库，就把mysql版本降低重新一遍。安装容易遇到的错误，总结一下分享给大家。安装包百度网盘链接通过网盘分享的文件

 pimgppp
2024-12-24 11:08:18

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#嵌入式硬件 #fpga开发 #stm32
第一讲——数字后端设计流程小灶（复旦）

数字后端设计流程小灶（复旦）课时 2 数字后端开课介绍1.什么是数字后端IC设计时，有些模块可以先写好可以综合的verilog code 前端写出来的,再通过相应的ASIC设计流程迭代，包括：DC Design Complier 数字综合模块：对时序、面积进行约束，PT, pram time：对时序进行约束PR(工具ICC) , layout方面的实现（面积大小、时序规划、最终布局布线、版图和网表

 Nettie777
2021-09-06 14:11:48

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#fpga开发
FPGA-超声波避障小车(ego1)

基于FPGA的超声波避障小车，利用ego1的100HZ时钟，我们可以自己定义不同占空比的PWM来控制电机的转速和舵机的角度，我们可以通过自己写计时器获得超声波来回所需的时间来测量距离，根据距离的远近返回来控制电机的转速以及舵机转动的角度，我们也可以加上openmv识别色块的功能，来模拟小车识别红绿灯控制小车的出发和停止。结合以上描述，我们可以通过FPGA来实现一个颜色控制启动和停止的利用超声波测距

 SRT_WUke
2021-12-01 21:42:23

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#fpga开发 #嵌入式
Xilinx 7系列FPGA架构之器件配置

Xilinx 7系列FPGA架构之器件配置

 dai891011
2022-06-24 23:05:11

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#fpga开发
FPGA实验 - 流水灯测试

流水灯设计硬件电路由原理图可见，LED高电平有效。引脚图设计要求4颗LED依次点亮1s，对于50MHz的系统时钟，一个时钟周期是20ns，则1s则需要50,000,000个时钟周期。如果用计数器累加1次表示一个时钟周期，那么50,000,000个时钟周期需要计数49,999,999（从0开始计数）。程序设计设计思想：有上面的设计要求可知，1s的时间要计数49,999,999，2s计数99,999,

江南小作坊
2021-12-13 21:42:59

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#fpga开发
基于FPGA的使用booth、移位、并行算法实现乘法器Verilog代码Quartus仿真

代码功能：使用booth、移位、并行算法实现乘法器1、使用三种方法设计8位乘法器2、使用booth算法实现3、使用移位相加算法实现4、使用并行相乘算法实现

 hudezaiwu
2024-02-05 10:05:12

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#fpga开发
vivado交通灯设计verilog代码ego1板红绿灯时间可修改

名称：vivado交通灯设计verilog代码ego1板红绿灯时间可修改软件：VIVADO语言：Verilog代码功能：十字路口红绿灯设计；1、每次通行时间可在0-99秒内设定，可以通过按键修改通行时间。2、路口四边均设红黄绿三色信号灯和用于计时的两位数码管显示时间(十进制数)。3、黄灯亮时，要求每秒闪亮一次。

0独钓江雪
2023-11-24 21:12:18

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#fpga开发
ASIC架构

IP集成：将现有的可复用的IP（知识产权）模块集成到ASIC中，这些IP可以是通用的模块（如存储器、算术逻辑单元等），也可以是专门设计的定制IP（如加密模块、图像处理模块等）。总之，ASIC架构是一种针对特定应用定制的集成电路设计方法，通过优化硬件结构和组织方式，实现高性能、低功耗和高集成度的功能。定制性：ASIC针对特定的应用进行设计和制造，可以实现高度定制化的功能和性能要求，与通用处理器相比，

BiGmowang
2023-07-01 16:58:55

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#fpga开发
ARM+FPGA医疗图像处理解决方案

受限于成本（方案整体成本，较同行业较低），不断压缩的成本，导致该产品的出现关键难点，其在于fpga上的仿arm跑linux的芯片性能等同于2011年的arm水平，经过fpga+arm+qt三方的代码优化和内存优化。11. 对存储控件的资源浏览器控件’，并可对其复制、粘贴、删除等操作；5. 物理按键，包括拍照、录像、上下左右、菜单、默认亮度、选择等等；2. 拍照功能，可设置拍照路径（U盘，SD卡，内

 深圳信迈科技DSP+ARM+FPGA
2022-09-20 23:09:00

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#arm #fpga开发 #图像处理
FPGA上板项目（四）——FIFO测试

使用 FIFO IP 核完成数据读写，内容包括：FIFO 介绍、IP 核配置详解、时序波形图分析、仿真结果、上板验证结果

 _做个辣妹
2024-08-26 16:28:32

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#fpga开发
模拟部分-3-serdes电路架构

本项目聚焦于 SerDes 领域中较为常见的模拟电路结构。自 PCIe 5.0 起，业界逐步采用基于 ADC 的全数字架构，但该方向不在本文讨论范围内。由于可参考的模拟电路资料较少且实现工作量较大，本项目仅完成了 TX 发射端电路的实现。

serdes21
2025-08-01 14:08:45

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#fpga开发 #人工智能
基于Ultrascale+系列GTY收发器64b/66b编码方式的数据传输（四）——Buffer Bypass简单使用及上板测试

一般情况下，GT的TX和RX中都会存在Buffer用于进行XCLK与TXUSRCLK/RXUSRCLK间的时钟域转换。Buffer的存在会带来较长的逻辑级数进而带来额外的数据路径，进而影响延迟。为此，GT支持选择Buffer Bypass模式，通过相位调整电路和延迟调整电路代替Buffer进行时钟域的转换，如下图所示。GT手册中对于Buffer Bypass的介绍十分详细，在实际使用时，GTY I

wjh776a68
2024-04-20 09:06:32

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 5

#fpga开发
【Libero】IO问题：port name doesn‘t exist in the netlist

【Libero】IO问题：port name doesn’t exist in the netlist or is not connected to an IoCell macro at PDC Line。代码中未使用I2C_2_SDA-I2C_7_SDA,工程将这几个信号优化删除了，因此在IO_EDITOR界面没有这些管脚。导致布局布线的时候出错。查看代码是否写错，未使用这些被优化的信号。修改代

 薛定谔的bug~
2025-02-14 16:31:31

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#fpga开发
基于同创logos2的国产FPGA加速器与DMA设计与实现

基于紫光同创logos2开发全国产FPGA加速器与链式DMA控制器（国产FPGA加速卡/国产FPGA开发板/国产FPGA pcie板卡），自主设计开发加速器软件栈，支持pcie DMA，链式DMA，支持双通道DDR，支持两路SFP光口，支持板级监控管理（温度、功耗等），自主、安全、可控。........................

Aegean_Wang
2022-07-18 14:36:56

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 2

#fpga开发 #linux
基于FPGA的低照度条件下EBAPS图像混合噪声去除算法

郎怡政为了解决单一的中值滤波和高斯滤波算法对低照度图像中同时存在的脉冲噪声和泊松噪声抑制效果不佳、边缘细节保护不足的问题，提出一种基于可编程逻辑门阵列(field programmable gate array，FPGA)的开关中值-高斯融合(open and close mix-median-Gaussian，OCMMG)滤波算法。首先，利用最小四方向差值检测每个像素点的异常程度，根据脉冲噪声判

 renhongxia1
2023-02-07 09:31:23

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 1

#fpga开发 #算法
[Netlist29-358] Reg ‘Counter[7]‘ of type ‘FDCPE’ cannot be timed accurately. Hardwarebehavior may be

verilog

知芯电子科技
2022-10-16 15:22:18

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#fpga开发
VIVADO自动售票机售货机verilog代码ego1开发板验证

名称：VIVADO自动售票机售货机verilog代码ego1开发板验证（代码在文末下载）软件：VIVADO语言：Verilog代码功能：自动售票机 1、自动售票机只出售1角、2角、5角和1元4种车票2、只接收1角、5角和1元硬币，每次只能出售1张车 3、自动售票机具有累加销售额的功能实验要求出售车票用SW0~3分别表示1角、2角、5角、1元4种;///////控制模块：状态机，实现各个状态的转

 0独钓江雪
2023-11-23 22:39:21

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#fpga开发
m基于FPGA的分布式FIR滤波器verilog设计,对比普通结构以及DA结构

目录1.算法描述2.仿真效果预览3.verilog核心程序4.完整FPGADA算法的主要特点是，巧妙地利用查找表将固定系数的MAC运算转化为查表操作，其运算速度不随系数和输入数据位数的增加而降低，而且相对直接实现乘法器而言，在硬件规模上得到了极大的改善。对于FIR（有限长单位冲激响应）滤波器，其基本结构是一个分节的延时线，每一节的输出加权累加，得到滤波器的输出。其输出y就是输入x和系数h的内积：将

 我爱C编程
2022-12-07 19:53:15

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 2

#fpga开发 #matlab
【国产FPGA】国产FPGA搭建图像处理平台

最近收到了高云寄过来的FPGA板卡，下图：来源：https://wiki.sipeed.com/hardware/zh/tang/tang-primer-20k/primer-20k.htmlFPGA主要参数:FPGA型号参数GW2A-LV18PG256C8/I7逻辑单元(LUT4)20736寄存器(FF)15552分布式静态随机存储器S-SRAM(bits)41472块状静态随机存储器B-...

碎碎思
2023-03-20 08:30:59

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#fpga开发 #图像处理 #人工智能
FPGA实现SDI视频缩放转PCIE3.0传输，基于GS2971+XDMA中断架构，提供工程源码和技术支持

FPGA实现SDI视频缩放转PCIE3.0传输，基于GS2971+XDMA中断架构，提供工程源码和技术支持

 9527华安
2023-07-25 08:29:05

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#fpga开发 #qt #图像处理
使用fpga实现立体匹配算法

可以使用FPGA来实现立体匹配算法。首先，你需要确定你要使用的立体匹配算法的类型。有许多种立体匹配算法，每种算法都有其特定的算法流程。接下来，你需要将这些算法流程转换为FPGA可以理解的低级语言，如VHDL或Verilog。最后，你可以使用FPGA设计工具将这些低级语言编译为FPGA可以执行的机器代码。...

胡说先森
2023-01-04 08:37:59

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#fpga开发
m基于FPGA的8FSK调制解调系统verilog实现,包含testbench测试文件

具体地，8FSK使用8个不同的频率来表示8个不同的二进制位。在一个符号时间内，数据位被发送出去。8FSK（8-Frequency Shift Keying）是一种常用的数字调制方法，它通过在不同的频率上发送二进制数据来进行通信。在接收端，解调器需要对接收到的信号进行解调，以恢复出原始的二进制数据。在接收端，8FSK信号被接收并解调，以恢复原始的二进制数据。发送频率根据发送的数据位而变化，具体地说，

我爱C编程
2023-10-23 19:53:42

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#fpga开发
FPGA 图像处理中值滤波Verilog代码

灰度图数据>中值滤波模块。

记忆在瞬间的一刻
2024-03-27 18:26:27

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#fpga开发 #图像处理 #人工智能
m基于FPGA的电子钟verilog实现,可设置闹钟,包含testbench测试文件

基于FPGA的电子钟设计不仅具有灵活的可定制性，还能通过集成其他功能（如闹钟）来增强实用性。Verilog作为一种广泛使用的硬件描述语言，为FPGA设计提供了强大的描述和仿真能力。计数器则根据分频后的信号进行累加，实现时间的计量。闹钟功能的实现需要额外的存储器和比较器。存储器用于保存用户设置的闹钟时间，比较器则不断比较当前时间和闹钟时间。在实际设计中，由于时间信号是连续变化的，而闹钟设置是静态的，

我爱C编程
2024-03-02 23:06:19

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#fpga开发
FPGA图像拼接硬件实战（两摄像头图像实时拼接架构设计)

纯FPGA实现两路摄像头的图像的拼接，FPGA实现的功能有：提取图像特征点，非极大值抑制，图像特征点描述符，暴力匹配，空间一致性检查，最小二乘法计算特征点匹配误差，增广矩阵，高斯消元法求解图像单应性矩阵，递归算法，图像单应性变换，DDR的随机地址读写。基本实现了用FPGA对两路图像实时拼接输出的功能，从硬件运行效果来看，还有很多需要改善提高的地方。

sciencefuture
2023-08-13 21:12:51

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 10

#fpga开发 #图像处理
vivado高速口自环测试27dr RFSOC

把设备插好JTAG下载器和高速口自环插口，接上电源，点击Open tar...->点击Auto Connect。根据原理图，没有串联电容时选择DC，否则选择AC，Termi...选择ACTT。点击IP Catalog->搜索 ibert->选择第一个，双击打开配置。进入时钟配置，时钟源选择QUAD128 0，配置完成点击OK即可。右键某一个通道，点击Crea...，可以打开眼图进行观察。等待bit

mcupro
2024-03-13 18:12:57

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#单片机 #fpga开发
学fpga（hls之图像处理）

【声明：版权所有，欢迎转载，请勿用于商业用途。联系信箱：feixiaoxing @163.com】本身hls为了推广，寻找了一些适合hls开发的领域。图像处理就是其中一个方向。图像处理的应用十分广泛，本身又需要进行短时间的大数据量处理，十分适合hls的使用。所以，xilinx官方提供了hls的函数库，同时为了进行testbench的测试，这些接口本身也兼容opencv已有的接口。1、头文件#i

嵌入式-老费
2022-05-04 09:03:01

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#fpga开发 #图像处理 #人工智能
pcie refclk时钟架构

pcie refclk

cleve_mfr
2023-02-03 15:48:09

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#硬件工程 #fpga开发
基于FPGA的HSV转RGB图像算法设计

基于FPGA的HSV转RGB图像算法设计

 战斗的青春岁月
2022-12-14 10:23:02

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#fpga开发
MPSOC 裸机测试USB3.0接口

测试USB接口，通常采用操作系统进行测试，但是xilinx同样提供了裸机测试程序。该工程是将DDR虚拟成U盘，BIT运行起来需要对其进行格式化处理。首先是根据硬件设计BD文件，主要是根据IO口已经GTR接口配置。综合编译产生BIT，创建VITIS工程。

知芯电子科技
2025-01-19 21:03:46

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#fpga开发
PS通过GTX实现SFP网络通信2

PS通过GTX实现SFP网络通信2

cckkppll
2024-06-15 15:27:20

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#fpga开发