数字后端设计流程小灶（复旦）

课时 2 数字后端开课介绍

1.什么是数字后端

IC设计时，有些模块可以先写好可以综合的verilog code 前端写出来的,
再通过相应的ASIC设计流程迭代，包括：

• DC Design Complier 数字综合模块：对时序、面积进行约束，
• PT, pram time：对时序进行约束
• PR(工具ICC) , layout方面的实现（面积大小、时序规划、最终布局布线、版图和网表的实现以及时序的验证
• Formality（形式验证）
  等等，对设计的时钟进行约束，以最优的布局布线以及最小的功耗和面积，
  将verilog code转换成对应工艺库的网表、电路以及版图，最后tape out。

数字后端以布局布线为起点，以生成可以可以送交foundry进行流片的GDS2文件为终点；是将设计的电路制造出来，在工艺上实现想法。
术语：
tape-out—指提交最终GDSII文件给Foundry工厂做加工。
Foundry—芯片代工厂，如中芯国际。

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